先進封裝CoWoS產能缺到後年 谷歌TPU另尋第二方案

今年SEMICON Taiwan國際半導體展，先進封裝仍是熱門焦點。展場之外，先進封裝商機大餅出現英特爾等新興挑戰者，可能讓台積電獨大的局面出現變化。

撰文‧譚偉晟、王子承

二○二六年的SEMICON Taiwan國際半導體展上，把各種不同半導體「異質整合」的技術、也就是所謂的「先進封裝」，成為難以忽視的焦點。

主辦單位SEMI國際半導體產業協會的全球行銷長暨台灣區總裁曹世綸，在展前記者會上忍不住開玩笑說，今年場內與先進封裝有關的主題，多到他必須提醒同仁，「別忘了我們是先進製造重要的場域。」

由於AI算力需求大幅攀升，遠超過前段製程進展速度，透過封裝技術將CPU（中央處理器）、GPU（圖形處理器）、記憶體，甚至光學引擎，整合成一顆可相互高速傳輸的「超級晶片」，成為科技巨頭能持續提升AI效能的突圍之道。


▲英特爾執行長陳立武積極布局，透過EMIB先進封裝產能，爭取服務晶圓代工客戶的機會。攝影·唐紹航
高階晶片供不應求 CoWoS缺口20％以上

市調機構IDC資深研究經理曾冠瑋解釋，晶片設計業者除了將效能提升的路徑，逐漸從先進製程轉移到先進封裝外，AI晶片要堆疊的項目愈來愈多，特別是HBM（高頻寬記憶體），也大幅提高對先進封裝的需求。

目前業界公認的最強先進封裝技術，是由台積電開發的CoWoS，它的原理是在晶片與載板之間加入一片「矽中介層」，讓眾多晶片得以透過矽中介層互連。

調研機構Counterpoint Research資深分析師李京運指出，台積電的CoWoS屬於2.5D封裝，無論是輝達、超微（AMD）的AI晶片，或是微軟等CSP（雲端服務供應商）自行研發的ASIC（特定應用晶片），都高度依賴CoWoS封裝。

能有效整合晶片提升效能，且良率超過九八％的CoWoS，最大的瓶頸在於產能不足以應付所有市場需求。曾冠瑋指出，今年先進封裝市場的供需缺口大約是十五％至二○％，且下半年比上半年更缺；明年目前預估也有二○％到二五％的缺口。

Counterpoint Research報告也顯示，台積電的先進封裝廠，及日月光等OSAT（委外封測廠），目前的先進封裝整體月產能約十六萬至十八萬片，即使未來一至兩年預計提升至三十萬片以上，成長幅度可能仍跟不上需求。

正因為先進封裝產能供不應求，台積電也開始進行調節篩選，優先將稀缺的產能留給主要客戶如輝達、博通，或是GPU這類更複雜的晶片產品。

曾冠瑋解釋，簡單來說，台積電的策略是把中低階，或相對簡單的ASIC交給日月光、矽品、艾克爾（Amkor）等封測業者，例如與日月光的合作模式，就是台積電先做CoW（Chip-on-Wafer），把晶片與矽中介層緊密貼合，再交給日月光完成oS（on-Substrate），也就是組上底層的有機載板，試圖擴大先進封裝產能。

然而，供不應求狀況，並沒有因為台積電與封測廠合作緩解，也讓部分等不到CoWoS的客戶，不得不另覓出路。



英特爾EMIB封裝 矽橋製程成熟、成本較低

開第一槍的，就是積極研發TPU（張量處理器）晶片的谷歌；出路，則是半導體大廠英特爾一六年即投入研發的EMIB封裝技術。

以賽亞調研發布的研究報告指出，台積電將六成CoWoS產能拿來服務輝達，另外近四成由博通、超微等客戶爭食；拿不到足夠產能的谷歌，今年初就找上聯發科，積極驗證使用英特爾先進封裝技術EMIB －T的可行性。

英特爾EMIB －T技術與CoWoS同屬2.5D封裝，最大差別在於，台積電是將晶片都鋪在矽中介層上，所有晶片都能透過中介層上的精密線路相互傳輸；相對而言，英特爾的EMIB則少了矽中介層，只將晶片放在基板上，但會在相鄰或有高速傳輸需求的晶片間「挖洞」，植入矽橋。

EMIB －T，則是整合TSV技術的進階方案，能進一步提升晶片間傳輸效率。相較於CoWoS鋪設整片矽中介層，僅在「關鍵傳輸節點」配置矽橋的EMIB技術，成本明顯較低。曾冠瑋指出，EMIB的先進封裝方案比CoWoS便宜至少五○％，「所以台積電確實覺得EMIB是潛在威脅。」

英特爾重要合作夥伴、聯電資深副總經理洪圭鈞則解釋，矽中介層在封裝尺寸放大的狀況下，良率與成本都會面臨更高的挑戰。

簡單來說，矽中介層只要有一點內部缺陷，可能導致上面的所有晶片都無法使用，矽橋則不會有這樣的問題。曾冠瑋解釋，矽橋是成熟製程產品，製程良率本來就好，還可以透過篩選挑出功能正常的矽橋，都是EMIB未來得以壓低成本與良率的優勢。

儘管谷歌下單選用的EMIB －T技術，目前驗證良率僅九○％，不僅遠低於CoWoS，也並非量產良率；更關鍵的瓶頸在於，矽橋嵌入載板上的良率還不到五○％。但曾冠瑋分析，「從載板廠的角度來看，只要是新的案子，良率就是從三○％、四○％慢慢爬坡，根據過去經驗，良率改善的時間不會太久。」

一名半導體業者透露，英特爾對先進封裝的前景寄予厚望，因此除了積極與日本ABF載板大廠揖斐電（Ibiden）緊密合作之外，也和台灣載板廠欣興等業者攜手，甚至主動表態願意挹注載板廠的資本支出，期望加速擴產速度。

著眼於EMIB可能成為先進封裝的「第二方案」，包含志聖、印能等台灣半導體設備廠，也正積極與英特爾攜手改善良率。聯電則以矽橋供應商角色，參與EMIB先進封裝商機。

以賽亞研究報告也預期，若英特爾能在今年第四季與谷歌合作成功、將AI晶片推進至量產。未來就有機會進一步吸引其他美系AI晶片業者，基於美國製造、補齊CoWoS產能缺口等考量，展開合作。


▲力成科技董事長蔡篤恭指出，未來AI晶片的面積持續放大，面板級封裝成為兼顧良率與成本的必然發展。攝影·吳東岳
台積電捍衛龍頭地位 穩定推進次世代CoPoS

儘管英特爾攜手谷歌，試圖挑戰台積電霸業，但一位不具名的晶圓廠高層分析，台積電依舊是先進封裝領域的絕對領先者，目前也有整合RDL與LSI的技術、能擴大AI晶片封裝面積的CoWoS-L技術。

中長期而言，台積電以面板取代矽中介層，從圓形晶圓封裝、改為方形面板封裝的方案CoPoS也正在推進。Counterpoint Research的報告特別點出，二八年後一旦CoPoS等下世代技術逐步量產，先進封裝供需失衡的狀態將可望改善。

除了台積電與英特爾，緊盯著CoWoS產能缺口的，還有耕耘面板級封裝已有十年之久的力成科技。曾冠瑋解釋，力成的重要客戶超微，明年會先將電競加速器交給力成，採用其「PiFO」先進封裝平台，「明年先練兵，接著後年做AI伺服器的加速器。」

不具名的半導體設備業者指出，引領封裝技術「由圓轉方」，並與設備與材料商聯手開發大面積封裝方案的，正是與力成有合作關係的超微與博通。

相較於力成積極追求封裝面積，台積電對CoPoS的封裝尺寸則相對謹慎，甚至小於力成目前的解決方案。

曾冠瑋解讀，CoPoS目前是採用長寬各三一○毫米的尺寸，更接近十二吋晶圓的直徑，良率約可達八○％，但只要擴大尺寸，良率就會下降。

一家封裝大廠高層研判，台積電希望先從三一○平方毫米，跟設備、材料廠一起先改善良率和成本，再循序漸進到更大的尺寸。

透過CoPoS的技術布局，可以證明台積電不僅要在前段製程獨霸全球，也不願失去先進封裝的領先地位，這印證了台積電董事長魏哲家在第一季法說會上所說的，「AI訂單真的很強，我們也不打算讓給競爭對手。」

TSV
矽穿孔（Through-Silicon Via），在矽晶圓或矽中介層（Silicon Interposer）上，鑽出微小垂直通孔，並填入銅等導電金屬。

CoWoS-L
台積電針對大面積封裝推出的CoWoS解決方案，於2024年量產。

RDL
多層線路重布層（Redistribution Layer），由聚合物與銅導線組成，作為晶片間互聯的布線結構。

LSI
高密度嵌入式局部矽基互聯（Local Silicon Interconnect），以互聯晶片的方式，實現高布線密度的晶粒對晶粒（Die-To-Die）互聯。

… 本文摘錄自 今周刊 2026/9月 第1550期